NICHT-VERTIKALE DURCHKONTAKTIERUNG IN EINEM PACKAGE
Ein Package enthält einen Bauelementchip, eine Durchkontaktierung mit einem Sanduhrprofil, und ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektri...
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| creator | Gau, Jy-Jie Chang, Jung-Hua Lin, Jing-Cheng Huang, Cheng-Lin |
| description | Ein Package enthält einen Bauelementchip, eine Durchkontaktierung mit einem Sanduhrprofil, und ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip. Mehrere Umverteilungsleitungen (Redistribution Lines, RDLs) erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
A package includes a device die, a through-via having a sand timer profile, and a molding material molding the device die and the through-via therein, wherein a top surface of the molding material is substantially level with a top surface of the device die. A dielectric layer overlaps the molding material and the device die. A plurality of redistribution lines (RDLs) extends into the dielectric layer to electrically couple to the device die and the through-via. |
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A package includes a device die, a through-via having a sand timer profile, and a molding material molding the device die and the through-via therein, wherein a top surface of the molding material is substantially level with a top surface of the device die. A dielectric layer overlaps the molding material and the device die. A plurality of redistribution lines (RDLs) extends into the dielectric layer to electrically couple to the device die and the through-via.</description><language>ger</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2016</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20160922&DB=EPODOC&CC=DE&NR=102015106740A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,776,881,25542,76289</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20160922&DB=EPODOC&CC=DE&NR=102015106740A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>Gau, Jy-Jie</creatorcontrib><creatorcontrib>Chang, Jung-Hua</creatorcontrib><creatorcontrib>Lin, Jing-Cheng</creatorcontrib><creatorcontrib>Huang, Cheng-Lin</creatorcontrib><title>NICHT-VERTIKALE DURCHKONTAKTIERUNG IN EINEM PACKAGE</title><description>Ein Package enthält einen Bauelementchip, eine Durchkontaktierung mit einem Sanduhrprofil, und ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip. Mehrere Umverteilungsleitungen (Redistribution Lines, RDLs) erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
A package includes a device die, a through-via having a sand timer profile, and a molding material molding the device die and the through-via therein, wherein a top surface of the molding material is substantially level with a top surface of the device die. A dielectric layer overlaps the molding material and the device die. A plurality of redistribution lines (RDLs) extends into the dielectric layer to electrically couple to the device die and the through-via.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2016</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZDD283T2CNENcw0K8fR29HFVcAkNcvbw9vcLcfQO8XQNCvVzV_D0U3D19HP1VQhwdPZ2dHflYWBNS8wpTuWF0twMqm6uIc4euqkF-fGpxQWJyal5qSXxLq6GBkYGhqaGBmbmJgaOhsbEqgMA4NsooQ</recordid><startdate>20160922</startdate><enddate>20160922</enddate><creator>Gau, Jy-Jie</creator><creator>Chang, Jung-Hua</creator><creator>Lin, Jing-Cheng</creator><creator>Huang, Cheng-Lin</creator><scope>EVB</scope></search><sort><creationdate>20160922</creationdate><title>NICHT-VERTIKALE DURCHKONTAKTIERUNG IN EINEM PACKAGE</title><author>Gau, Jy-Jie ; Chang, Jung-Hua ; Lin, Jing-Cheng ; Huang, Cheng-Lin</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_DE102015106740A13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>ger</language><creationdate>2016</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>Gau, Jy-Jie</creatorcontrib><creatorcontrib>Chang, Jung-Hua</creatorcontrib><creatorcontrib>Lin, Jing-Cheng</creatorcontrib><creatorcontrib>Huang, Cheng-Lin</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>Gau, Jy-Jie</au><au>Chang, Jung-Hua</au><au>Lin, Jing-Cheng</au><au>Huang, Cheng-Lin</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>NICHT-VERTIKALE DURCHKONTAKTIERUNG IN EINEM PACKAGE</title><date>2016-09-22</date><risdate>2016</risdate><abstract>Ein Package enthält einen Bauelementchip, eine Durchkontaktierung mit einem Sanduhrprofil, und ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip. Mehrere Umverteilungsleitungen (Redistribution Lines, RDLs) erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
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