An Additional 12% Power Reduction in Practical Digital Chips with a Low-Power Design Using Post-Fabrication Clock-Timing Adjustment

Bibliographische Detailangaben

Veröffentlicht in:	Japanese Journal of Applied Physics 2009-04, Vol.48 (4S), p.4
Hauptverfasser:	Susa, Tatsuya, Murakawa, Masahiro, Takahashi, Eiichi, Furuya, Tatsumi, Higuchi, Tetsuya, Furuichi, Shinji, Ueda, Yoshitaka, Wada, Atsushi
Format:	Artikel
Sprache:	eng
Online-Zugang:	Volltext
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