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SEE Failure Analysis of Hi-rel ASIC for Spacecraft Applications
Veröffentlicht in CEAS space journal
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An Efficient Test Pattern Generation Scheme for an On Chip BIST
Veröffentlicht in VLSI Design
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Rule-Based Design for Multiple Nodes Upset Tolerant Latch Architecture
Veröffentlicht in IEEE transactions on device and materials reliability
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Single Event Transient (SET) Mitigation Circuits With Immune Leaf Nodes
Veröffentlicht in IEEE transactions on device and materials reliability
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