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    Retiming revisited and reversed

    Retiming revisited and reversed von Even, G., Spillinger, I.Y., Stok, L.


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  2. 2
    Performance evaluation of a decoded instruction cache for variable instruction length computers

    Performance evaluation of a decoded instruction cache for variable instruction length computers von Intrater, G.D., Spillinger, I.Y.

    Veröffentlicht in IEEE transactions on computers

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  3. 3
    Architectural Improvements for a Data-Driven VLSI Processing Array

    Architectural Improvements for a Data-Driven VLSI Processing Array von Weiss, S., Spillinger, I.Y., Silberman, G.M.


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