-
1
Multi‐communication layered HPL model and its application to GPU clusters
Veröffentlicht in ETRI journal
VolltextArtikel -
2
Design and Implementation of Asynchronous Processor on FPGA
Veröffentlicht in IEEE access
VolltextArtikel -
3
-
4
Gen‐Z memory pool system implementation and performance measurement
Veröffentlicht in ETRI journal
VolltextArtikel -
5
Hardware Implementation and Analysis of Gen-Z Protocol for Memory-Centric Architecture
Veröffentlicht in IEEE access
VolltextArtikel -
6
-
7
-
8
Asynchronous 2‐Phase Protocol Based on Ternary Encoding for On‐Chip Interconnect
Veröffentlicht in ETRI journal
VolltextArtikel -
9
Architectural Design Issues in a Clockless 32‐Bit Processor Using an Asynchronous HDL
Veröffentlicht in ETRI journal
VolltextArtikel -
10
-
11
-
12
Multi-communication layered HPL model and its application to GPU clusters
Veröffentlicht in ETRI journal
VolltextArtikel -
13
Fine‐Grained FSMD Power Gating Considering Power Overhead
Veröffentlicht in ETRI journal
VolltextArtikel -
14
-
15
-
16
-
17
-
18
-
19
Asynchronous 2-Phase Protocol Based on Ternary Encoding for On-Chip Interconnect
Veröffentlicht in ETRI journal
VolltextArtikel -
20
Gen-Z memory pool system implementation and performance measurement
Veröffentlicht in ETRI journal
VolltextArtikel