-
1
A 3.6 GHz Low-Noise Fractional-N Digital PLL Using SAR-ADC-Based TDC
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
2
-
3
-
4
Design of Synthesizable Digital Phase Locked Loops
Veröffentlicht in IPSJ Transactions on System and LSI Design Methodology
VolltextArtikel -
5
64-QAM 60-GHz CMOS Transceivers for IEEE 802.11ad/ay
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
6
-
7
-
8
ULPAC: A Miniaturized Ultralow-Power Atomic Clock
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
9
-
10
-
11
-
12
Digital Phase-Locked Loops: Exploring Different Boundaries
Veröffentlicht in IEEE open journal of solid-state circuits
VolltextArtikel -
13
-
14
-
15
-
16
-
17
-
18
-
19
-
20