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A 47 × 10 Gb/s 1.4 mW/Gb/s Parallel Interface in 45 nm CMOS
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
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Jitter optimization based on phase-locked loop design parameters
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
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A 27-mW 3.6-gb/s I/O transceiver
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
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A 47 \,\times\, 10 Gb/s 1.4 mW/Gb/s Parallel Interface in 45 nm CMOS
Veröffentlicht in IEEE journal of solid-state circuits
VolltextArtikel -
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