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Traversing a variable delay line in a deterministic number of clock cycles
von
Mohan, Nitin
,
Kandadi, Vasudevan
,
Xanthopoulos, Thucydides
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Patent
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2
Method to measure edge-rate timing penalty of digital integrated circuits
von
Mohan Nitin
,
Kandadi Vasudevan
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3
System and method for performing a failure assessment of an integrated circuit
von
Mohan, Nitin
,
Rickenbach, Peter
,
Xanthopoulos, Thucydides
,
Abuhamdeh, Zahi
,
Vasudevan, Kandadi
,
Albarran, Tyler
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Patent
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4
METHOD TO MEASURE EDGE-RATE TIMING PENALTY OF DIGITAL INTEGRATED CIRCUITS
von
MOHAN NITIN
,
KANDADI VASUDEVAN
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5
Controlled multi-step de-alignment of clocks
von
Thoenes Edward Wade
,
Lin David Da-Wei
,
Kandadi Vasudevan
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Patent
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6
CONTROLLED MULTI-STEP DE-ALIGNMENT OF CLOCKS
von
LIN DAVID DA-WEI
,
KANDADI VASUDEVAN
,
THOENES EDWARD WADE
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Patent
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Esp@Cenet
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