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    Constrained via minimization for three-layer routing

    Constrained via minimization for three-layer routing von Chang, K.E., Jyu, H.F., Feng, W.S.

    Veröffentlicht in Computer aided design

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    Statistical timing analysis of combinational circuits von Devadas, S., Jyu, H.F., Keutzer, K., Malik, S.

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    Prediction of interconnect delay in logic synthesis

    Prediction of interconnect delay in logic synthesis von Jyu, H.H.-F., Malik, S.

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