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    A 3.6-Gb/s point-to-point heterogeneous-voltage-capable DRAM interface for capacity-scalable memory subsystems

    A 3.6-Gb/s point-to-point heterogeneous-voltage-capable DRAM interface for capacity-scalable memory subsystems von Kennedy, J., Mooney, R., Ellis, R., Jaussi, J., Borkar, S., Jung-Hwan Choi, Jae-Kwan Kim, Chan-Kyong Kim, Woo-Seop Kim, Chang-Hyun Kim, Soo-In Cho, Loeffler, S., Hoffmann, J., Hokenmaier, W., Houghton, R., Vogelsang, T.


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    Co-design of a novel CMOS highly parallel, low-power, multi-chip neural network accelerator

    Co-design of a novel CMOS highly parallel, low-power, multi-chip neural network accelerator von Hokenmaier, W, Jurasek, R, Bowen, E, Granger, R, Odom, D

    Veröffentlicht in arXiv.org

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    Dynamic random-access memory with embedded artificial neural network functionality

    Dynamic random-access memory with embedded artificial neural network functionality von Jurasek, Ryan A, Hokenmaier, Wolfgang, Labrecque, Donald W

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    Patent

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  4. 4
    Content addressable dynamic random-access memory with parallel search functionality

    Content addressable dynamic random-access memory with parallel search functionality von Hokenmaier Wolfgang, Willey Aaron D, Labrecque Donald W, Jurasek Ryan A

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